dalance

Creater of Veryl Hardware Description Language, OSS developer

[dalance @dalance1982]

Veryl v0.20.1をリリースしました。
今回は以下の通りツール面の強化が中心です。

* ネイティブシミュレータのCコンパイラバックエンド
* Wadler/Lindigベースの新フォーマッタ
* 組み合わせループのコンパイル時検出

詳細は以下のリリースブログを参照してください。

https://t.co/0zasbIhz2w

[dalance @dalance1982]

VerylシミュレータとVerilatorのパフォーマンス比較記事を書きました。Cranelift+GCCのハイブリッドバックエンドで初回応答性と長時間・大規模Simの速度を両立できており、今回の測定では全てのケースでVerilatorより速くなっています。
https://t.co/T4pWX4MiqF

[dalance @dalance1982]

@taichi600730 Cコンパイラそのものをバイナリに入れるのはビルドが面倒になるし大きすぎるからですね。一応LLVMを統合する方向も検討はしたのですが。

[dalance @dalance1982]

VerylシミュレータとVerilatorのパフォーマンス比較記事を書きました。Cranelift+GCCのハイブリッドバックエンドで初回応答性と長時間・大規模Simの速度を両立できており、今回の測定では全てのケースでVerilatorより速くなっています。
https://t.co/T4pWX4MiqF

[dalance @dalance1982]

Veryl v0.20.0をリリースしました。
今回はオープンPDKデータを内蔵した論理合成を含む大きな更新で、breaking changeも含みます。
それ以外の主要な機能追加は以下の通りです。

* 型推論
* SystemVerilog → Veryl 変換器

詳細は以下のリリースブログを参照してください。

https://t.co/uuA2er2o8R

[dalance @dalance1982]

GitHub上のVerylコードが1.4kに達したので、少し早いですがGitHubのシンタックスハイライト追加のPRを出しました。最終的には2kを��えたところでマージされる見込みなので、引き続きご協力お願いします。

https://t.co/McDlPIcPDE

[dalance @dalance1982]

Verylに論理合成を実装しました。これはASICやFPGAへの実装ではなく面積やクリティカルパスの簡易見積もりが目的です。
初期評価ではyosysと比べて面積・タイミング共に1-2倍悪化ですが実行は3-1000倍高速です。
例えば600k gateのRISC-Vコアを10秒程度で合成してレポートを出すことができます。

[dalance @dalance1982]

Verylに型推論を導入しました。演算結果からの推論は分かりにくくなるので意図的に避けており、省略できるパターンは限られますが、ジェネリック関数の型引数が推論できるので使い勝手が良くなると思います。

https://t.co/ztz1vh4y5Q

[dalance @dalance1982]

Verylシミュレータ上でのLinuxブートに成功しました。シミュレータの安定度もだいぶ上がってきた感じです。

[dalance @dalance1982]

こちら本日ついにLinuxの最初のブートメッセージが出始めました。（このあとカーネルパニック…）ここまででVerylシミュレータのバグをたくさん発見できて大変���立っています。

[dalance @dalance1982]

こちら本日ついにLinuxの最初のブートメッセージが出始めました。（このあとカーネルパニック…）ここまででVerylシミュレータのバグをたくさん発���できて大変役立っています。

[dalance @dalance1982]

VerylのドッグフーディングのためにRISC-Vコアのプロジェクトを始めました。コードの品質は問わない（むしろ変なコードも書いてほしい）ので実装はClaudeにお任せで、コード生成してVerylシミュレータによる検証、問題があればVeryl側の修正まで完全自動で回しています。

https://t.co/3Wk9raoLGK

[dalance @dalance1982]

Veryl v0.19.1をリリースしました。
今回はネイティブシミュレータを用いたテストのサポートや以下の機能を含む大きな更新となっています。

* クロックドメイン推定
* 整数型の導入
* WaveDromによるdocテスト

詳細は以下のリリースブログを参照してください。

https://t.co/buok78ZBLq

[dalance @dalance1982]

結構拡散していただいているようなので、ご興味ある方はこのあたりからどうぞ。

https://t.co/QuwLUkZrM6
https://t.co/JI0BcMbqRv

[dalance @dalance1982]

VerylのGitHubスターが900になりました。ついでにGitHub上のVerylファイル数も1kを超えました。これが2kを超えるとシンタックスハイライトができるようになります。引き続きご協力よろしくお願いします。

[dalance @dalance1982]

VerylのドッグフーディングのためにRISC-Vコアのプロジェクトを始めました。コードの品質は問わない（むしろ変なコードも書いてほしい）ので実装はClaudeにお任せで、コード生成してVerylシミュレータによる検証、問題があればVeryl側の修正まで完全自動で回しています。

https://t.co/3Wk9raoLGK

[dalance @dalance1982]

この土日でClaudeにVerylシミュレータの最適化をしてもらったところ、Verilator比で1.5～10倍となりRISC-Vコアの1~1024コア同時実行でも良くスケール��るようになりました。シミュレーションエンジンの実装はこのあたりにして次はVerylでのテストベンチ記述の検討に取り組みます。

[dalance @dalance1982]

今ClaudeにやってもらっているのはVerylシミュレータとVerilatorのパフォーマンス比較をして改善する作業ですが、perfとアセンブリをトランポリンしながらどんどん改善していくのですごいです…。ライセンスを貰わなかったらこんな世界が来ていることに気づけなかったので、とても感謝してます。

[mattn @mattn_jp]

Anthropic 社から OSS メンテナ優遇として Claude Max 20x を貰った OSS 開発者の方々が、現在色んなチャレンジをして AI コーディングの可能性を我々に見せてくれていますが、僕は現在 IME を作っています。

具���的には1行も Rust のコードを書かずに Rust で IME を作っています。 そしてある程度使える物(今こうやって入力しているのがその IME)を作れた現段階の感覚で言うと

「Rust は一切理解してなくても動く物は作れる」

です。しかしながら

* IME とはどういう物か
* どういう仕組みで動くのか
* バグをどういうワード(IME 的にはプリエディットとかコミットとかそういう)で AI に伝えたらいいのか

こういった知識レベルのスキルが無いと作れないです。

[dalance @dalance1982]

VerylにおけるClaude Codeの活用｜dalance https://t.co/sGhsHjXGJn #zenn

[dalance @dalance1982]

Verylシミュレータの実装が進んでき��ので 8bit x 8bit の wallece tree も試してみましたが、こちらもVerilatorの2倍程度高速なようです。

[Kenta IDA @ciniml]

複数プロセスがある複雑なシミュレーションだとどうなのか気になるな。

[dalance @dalance1982]

I released Veryl 0.19.0.
This version includes following changes:

* Report error for calling function which has references to variables defined after the call
* Support inferable enum width
* Add interface definition of AXI stream as std library

https://t.co/Y5BGG0K9FX

[dalance @dalance1982]

Anthropic様より Claude for Open Source Program ということで6か月分の Claude Max 20x ライセンスを頂きました。Verylの開発などで試していきたいと思います。