Hat

[Hat @n_hatta]

@toyoshim @ieeemicro 著者向けガイドでは「出版されたらSNSで宣伝しましょう」とか書いてるのに…

[dalance @dalance1982]

Veryl製RISC-Vのheliodorですが、ハイパーバイザ拡張まで実装してゲストOSとしてLinuxブートするところまで進みました。このあとベクトル拡張に進んでRVA23プロファイル準拠を目指す予定です。

[たるい @taru_logi]

Verylで書いたFPGAファミコン
ソースコード公開しました
解説は夏コミで本として出す予定
https://t.co/TwfiQL2W8O

[Hat @n_hatta]

@toyoshim こちらとしては中高時代の異常なプレッシャーから解放されただけみたいな感じでしたが、外から見ると余裕あるように見えたのはそうなんだろうなと思います。家庭環境は確かにありそうですね。一族初の大学進学者だったので参考にできる大人はいなくて、同期と比較するしかなかったのは関係あるかも。

[Hat @n_hatta]

@toyoshim 自分の場合は灘が極端な蒸留環境だったので、大学から就職へは割とソフトランディングできた感はありますね。その代わり思春期に自己評価が著しく下がってしまったのは未だに治りませんし、どういうパスが良かったのかはなかなか難しいところです…。

[dalance @dalance1982]

Verylの開発では継続的ベンチマークに Codspeed @codspeedhq を使っています。今回、OSSへの支援プログラムとして、ベンチマーク測定用runnerの使用クレジットをご提供いただきました。スポンサーページも新設したので興味のある方はご覧ください。

https://t.co/yiriRPfOAD

[dalance @dalance1982]

Veryl v0.20.1をリリースしました。
今回は以下の通りツール面の強化が中心です。

* ネイティブシミュレータのCコンパイラバックエンド
* Wadler/Lindigベースの新フォーマッタ
* 組み合わせループのコンパイル時検出

詳細は以下のリリースブログを参照してください。

https://t.co/0zasbIhz2w

[Hat @n_hatta]

@toyoshim 現状でも自分の詳しくない分野だと「この実装はこの論文のこのアルゴリズムがよく使われてます」とか言ってくれるのを読むのは結構楽しかったり

[Hat @n_hatta]

@toyoshim 自分はまだそこまで行ってないですが、それでも健康には良くなさそうな気はしています…

[dalance @dalance1982]

VerylシミュレータとVerilatorのパフォーマンス比較記事を書きました。Cranelift+GCCのハイブリッドバックエンドで初回応答性と長時間・大規模Simの速度を両立できており、今回の測定では全てのケースでVerilatorより速くなっています。
https://t.co/T4pWX4MiqF

[Hat @n_hatta]

@toyoshim ここ2ヶ月ほどVerylはほぼClaudeに書かせていて、自分で書くのと遜色ないコードを出すと思っているので「全然ダメ」って意見は結構不思議なんですよね…。いわゆるハーネスエンジニアリングっぽいことは特にしてないんですが、既存のコードベースがハーネスになってるってことなんですかね。

[Hat @n_hatta]

@toyoshim 自分で仕込んだバグをすっとぼけて「pre-existingなのでヨシ！」とか言ってきますよね…

[dalance @dalance1982]

Veryl v0.20.0をリリースしました。
今回はオープンPDKデータを内蔵した論理合成を含む大きな更新で、breaking changeも含みます。
それ以外の主要な機能追加は以下の通りです。

* 型推論
* SystemVerilog → Veryl 変換器

詳細は以下のリリースブログを参照してください。

https://t.co/uuA2er2o8R

[dalance @dalance1982]

GitHub上のVerylコードが1.4kに達したので、少し早いですがGitHubのシンタックスハイライト追加のPRを出しました。最終的には2kを超えたところでマージされる見込みなので、引き続きご協力お願いします。

https://t.co/McDlPIcPDE

[Hat @n_hatta]

@Ryuz88 30年くらい前に生まれて初めて見たCコンパイラは電気屋に巨大なダンボールで展示されていて20万円とかしたので、まさに高嶺の花って感じでしたね…

[Hat @n_hatta]

@Hishinuma_t お疲れ様でした〜。楽しく聞けました。

[dalance @dalance1982]

Verylに論理合成を実装しました。これはASICやFPGAへの実装ではなく面積やクリティカルパスの簡易見積もりが目的です。
初期評価ではyosysと比べて面積・タイミング共に1-2倍悪化ですが実行は3-1000倍高速です。
例えば600k gateのRISC-Vコアを10秒程度で合成してレポートを出すことができます。

[dalance @dalance1982]

Verylに型推論を導入しました。演算結果からの推論は分かりにくくなるので意図的に避けており、省略できるパターンは限られますが、ジェネリック関数の型引数が推論できるので使い勝手が良くなると思います。

https://t.co/ztz1vh4y5Q